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    知識產權模塊

    基于Verilog的BCH(4148, 4096, 9)編碼器

    文字:[大][中][小] 2015-3-2    瀏覽次數:3541    

      編碼時,4096信息比特經過編碼器模塊,編碼后得到52個校驗比特,這些校驗比特附著在原始的4096個信息比特的后面,組成4148個編碼比特,然后從編碼器順序地輸出。下圖是BCH編碼器的工作原理:4096比特原始信息數據由線性反饋移位寄存器最右邊輸入,在前4096個時鐘周期開關a閉合,信息位直接輸出,在輸出的同時,信號乘以x后送入線性反饋移位寄存器。前4096拍結束時,線性反饋移位寄存器的內容就是余式。因此在后4148-4096個時鐘,開關b閉合,輸入接0,余數依次移位輸出,從而得到52比特的冗余位。


    基于Verilog的BCH(4148, 4096, 9)編碼器時序圖






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